Синтез управляющего автомата

Описание управляющего автомата на языке

Verilog

//oper automatautomatv (c,x1,x2,x3,we,inc,wn,ina,q,res);c,x1,x2,x3;we,inc,wn,ina,res;we,inc,wn,ina,res;q;[2:0]q;@(posedge c)(q)

'b000:begin res=0;=3'b001;end

'b001:(x1) begin=3'b010;=1; endif (x2) begin=3'b011;=1;endbegin q=3'b100;=1; end

'b010:begin inc=0;(x2)begin=3'b011;we=1;begin=3'b100;=1;end

'b011:begin we=0;=3'b100;=1;end

'b100:begin ina=0;(x3)begin=3'b101;=1;we=1;endbegin=3'b001;end

'b101: begin=0;=0;=1;=3'b000;end

Интересное из раздела

Проект кабельной линии
Железнодорожная сеть представляет собой единую, работающую по общему плану систему, части которой взаимодействуют друг с другом. Работа всех звеньев министе ...

Контроль параметров ошибок в трактах цифровых систем передачи
Основной тенденцией развития телекоммуникаций во всем мире является цифровизация сетей связи, предусматривающая построение сети на базе цифровых методов ...

Прибор для мониторинга напряжения питающей сети
устройство электронный измерительный индикация С уровнем развития энергетики часто связывают состояние промышленного производства, уровень жизни населения и ...